2026年1月15日，台积电召开2025Q4交流会，对2026年的资本开支指引为520-560亿美元（2025年409亿，显著上修至多36.9%），其中先进封装、测试及掩膜版制造等的投入比例占10-20%。随台积电进一步上调资本开支，有望提振先进制程扩产预期；高端先进封装作为AI芯片必选项，有望随制造端产能释放同步爬坡放量，相关需求或将显著提振。随着AI建设的持续，先进封装相关的产能逐步满产，有望迎来涨价，国内相关公司将受益于这波AI投资带来的景气周期。
围绕先进封装行业，下面我们从其与传统封装差异、发展思路及趋势、当前竞争格局、市场规模进行分析，并对其产业链及相关公司进行梳理，希望帮助大家更多了解先进封装行业发展情况。
一、先进封装概述
1.先进封装
半导体封装，是一种用于容纳、包覆一个或多个半导体器件或集成电路的载体/外壳，外壳的材料可以是金属、塑料、玻璃、或者是陶瓷。封装的的功能可以拆解为机械保护、电气连接、散热、机械连接四大维度。
封装的工艺步骤包含了背面研磨、切割、单芯片键合、引线连接、成型等。
2.先进封装与传统封装
先进封装是指处于当时最前沿的封装形式和技术。传统封装是为了保护芯片、提供连接；先进封装是为了通过更高效、更紧凑、更灵活的方式连接芯片和芯片内的各个部分，从而间接地、系统性地提升整体芯片/系统性能和功能。
3.封装流程
半导体封装流程主要包含了背部研磨；划片、拾取和放置；键合；塑封等。第一阶段为晶圆处理与切割。包含了来料检查、贴膜、磨片、贴片和划片等步骤。第二阶段为组装与互联。包含了装片、键合等环节。第三阶段为封装与后处理。包含了塑封、去毛刺和电镀、切筋打弯等步骤。第四阶段为测试与出货，包含了品质检测和产品出货等。
4.先进封装崛
2019年到2029年先进封装的CAGR达8.9%；从2019年到2029年，先进封装占封装行业比例从45.6%攀升至50.9%。
市场规模层面：先进封装正在崛起，并将超越传统封装占据主要地位。单元数量层面：传统封装仍然是市场的主流，占据绝对的数量优势。晶圆消耗量层面：传统封装仍然消耗更多的晶圆，但先进封装的晶圆消耗量占比也在逐步提升。不同封装平台中，ED和2.5D/3D预计将是增长最快的领域。先进封装市场份额趋势与异构集成趋势一致。
二、先进封装发展思路
1.半导体封装发展的核心思路
先进封装的主要特征包含：高速信号传输、堆叠、高可靠性、低成本、小型化、散热性有保障等。
与之对应，半导体封装的核心思路有：提升电气性能、提高集成度与小型化、降低成本、增强可靠性与散热性和适应新型应用需求。
半导体封装经历了通孔插装技术、表面贴装技术（周边引脚）、表面贴装技术（阵列引脚）、3D集成等发展阶段。
2.Bump、RDL、Wafer、TSV技术赋能先进封装
Bump（凸块/焊球）:在芯片焊盘上制作的微小金属凸起结构，通常为焊锡球，作为倒装芯片封装中芯片与基板间电气和机械连接的关键互连结构
RDL（重布线）：在芯片或封装基板表面沉积的金属层，用于将芯片内部的焊盘(Pad)位置重新布线和引出，以适应封装外部互连的需求，实现扇出(Fan-out)和更灵活的封装引脚布局。
Wafer（晶圆级封装）：在整个晶圆完成芯片制造工艺后，在晶圆层面而非单颗芯片层面进行封装和互连工艺。
TSV（硅通孔）：一种垂直穿透硅晶圆或芯片的微型金属化孔道，用于在三维(3D)集成电路中实现芯片之间的垂直互连，从而显著缩短互连距离，提高集成密度和性能。
三、封装技术发展趋势
1.引线键合、倒片封装、晶圆级封装
引线键合工艺是将导电金属线焊接在一起以形成电连接的过程。
倒装芯片封装是一种将芯片有源面朝下，通过焊球直接与基板连接的封装技术。
晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。WLP（晶圆级封装）有Fan-In（扇入式）和Fan-Out（扇出式）两种类型。FIWLP尺寸与芯片本身尺寸相同，但I/O数量一般较少；FOWLP在芯片面积之外区域充分利用RDL做连接，相比于同面积FIWLP，拥有更多引脚数。
2.2.5D、3D封装
2.5D封装的典型代表分别为台积电的CoWos封装以及英特尔的EMIB封装。
3D封装通过TSV技术，实现多个芯片垂直堆叠互连。3D封装中，芯片相互靠得很近，所以延迟会更低、相关寄生效应会更少，使器件以更高频率运行，从而转化为性能改进。
3.Chiplet封装（小芯片）
SoC是将数个不同芯片，经过重新设计使其全部使用“同样制程工艺”，并整合于单一芯片上；而Chiplet技术便是通过先进封装技术让多个小芯片形成的SiP（系统级封装），它能够将具备不同功能的小芯片，通过先进封装技术整合于单一基板上。
为了在保证连接密度的前提下，减少芯片制造难度，诞生了Chiplet技术。其信息传输速率和一个完整的SOC基本是一致的。Chiplet可提升良品率；实现模块化设计；兼容多种制程工艺。进而促使成本大幅下降；技术难度大幅下降；灵活性更高。
在半导体制程工艺不够先进的情况下，可通过Chiplet技术将制造环节的难度和成本转移到封装环节（芯片堆叠），发挥中国在封装工艺上的领先优势，助力实现弯道超车。
4.先进封装助力行业迈向高集成、低功耗
（1）芯片行业进入后摩尔时代
摩尔定律是戈登·摩尔在1965年提出的一个预测：晶体管上可容纳的晶体管数量，每隔两年增长一倍，同时性能也将提升一倍，成本下降一半。
后摩尔时代：依靠缩小晶体管尺寸来提升性能和降低成本的模式，已经遇到物理和经济上的瓶颈，变得越来越困难和昂贵。
后摩尔时代的特征和发展趋势主要体现在：异构集成（通过Chiplet、2.5D/3D等封装技术实现）、架构创新、超越硅基材料等方面。
（2）破解存储墙
近20年，处理器峰值算力每两年提升3倍，而DRAM带宽每两年提升1.6倍，互连带宽每两年提升1.4倍，使存储器的发展远落后于处理器。AI领域，AI模型规模的指数级增长也远远超过了硬件内存容量的增长速度。
内存墙：指内存带宽较慢的发展速度制约了CPU性能发挥的现象。
先进封装带来的突破：通过2.5D/3D封装技术制备HBM（平房和楼房的区别），可大幅提升内存带宽；将计算单元与内存尽量靠近放置（Cowos、EMIB、Chiplet等技术），降低传输距离。
（3）破解面积墙
面积墙：芯片尺寸受制于光刻机曝光场尺寸，当前最先进的极紫外光刻机的典型曝光场尺寸通常为858mm2（26*33），单次曝光下，芯片面积不能超过曝光场尺寸。当前，英伟达的A100GPU芯片面积已达到826mm2。
增加曝光场面积会提升光学系统设计的复杂性，带来机械系统和运动控制方面的挑战，提升光掩模制造的难度，进而大幅提升成本。
随着面积增加，良率呈现出迅速下降趋势。芯片面积从213mm2提升到777mm2，良率从59%下降到26%。
通过Chiplet、2.5D/3D等封装技术可将多个芯片堆叠或并排封装在一起，实现更高的系统集成度，突破单芯片面积限制。
（4）破解功耗墙、功能墙
功耗墙：随着晶体管密度的提升，功耗密度也急剧上升，散热问题日益严峻，限制了芯片性能的进一步提升。
功能墙：单纯依靠单片集成电路（SoC）难以满足日益增长的复杂应用需求，难以集成传感器、模拟电路、射频电路、功率器件等。
功耗墙的解决：异构集成可将不同制程工艺、不同功能的芯片集成在一个封装内，针对不同功能模块选择不同工艺，优化整体功耗。更短的互连可减少信号传输距离和电阻，降低功耗。先进封装技术可集成更好的散热解决方案，例如导热界面材料等，帮助芯片更好地散热。先进封装可以更灵活地进行电源分配和管理，例如通过3D堆叠实现垂直电源供电，提升电源效率。
功能墙的解决：系统级封装（SIP）技术可将不同类型芯片（数字芯片、模拟芯片、传感器芯片、存储芯片、无源器件等）及其他原件（连接器、天线）集成在一个封装内，形成一个完整的系统模块。
四、先进封装竞争格局
1.封装行业已形成稳定的全球竞争格局
从全球封装行业收入区域分布来看，中国台湾占据了主导地位，贡献了超过四成的全球收入（43.7%），其次是美国（21%）和中国大陆（20.2%）。韩国、新加坡、马来西亚和日本也占据了一定的市场份额，但相对较小，表明全球封装产业呈现出亚洲地区为主导，美洲和亚洲其他地区为辅的格局。
2.中国大陆封测市场主要以传统封装为主
中国大陆封测市场主要以传统封装为主，根据盛合晶微招股说明书数据，2024年先进封装占封测市场比重约15.5%、远低于全球先进封装的40%占比。考虑到台积电CoWoS产能自身供应紧张（主要用于AI服务器领域），叠加需求端国产GPU发展节奏考量，因此我们预计中国大陆有望加速以CoWoS为代表的先进封装扩产。根据盛合晶微招股说明书数据，预计中国大陆先进封装市场规模将由2024年的514亿元增长至2029年的1006亿元，CAGR达14.4%。
3.先进封装领域的主要参与者
4各国陆续开启芯片激励措施的“军备竞赛”
各国制定了一系列支持性政策，支持本国半导体行业的发展。中美的支持力度最大。
5.中国半导体行业遭受美国持续打压
美国制定一系列打压政策，对中国的半导体行业进行打击。当前的打击重点为芯片制程、AI芯片、模型、技术及GPU等，力图遏制中国AI领域快速发展。在芯片封装领域中国受到的打压相对较少。
中国半导体领域的优劣势分析：
卡脖子技术：全球半导体产业链环节中，中国大陆在封装及封装设备领域已具备较强国际竞争力，但是在EDA、IP核、部分半导体材料、部分半导体设备领域存在明显的卡脖子问题（封装产业已成为AI芯片扩大产能的卡脖子环节）。下图中，绿色代表具有较强国际竞争力，黄色表示具备一定的竞争力，橙色表示竞争力微弱，红色表示几乎无竞争力。橙色和红色为卡脖子关键领域。
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